在VerilogHDL中，不是分支语句的有循环语句和条件表达式。循环语句用于重复执行一个或多个操作，包括for-loops，while-loops和repeat-loops。条件表达式用于根据一个条件来决定是否执行一个操作。它们都可以在VerilogHDL中用来实现控制结构，从而能够实现复杂的逻辑结构。