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fpga吧 关注：22,253贴子：69,722
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有没有大佬来解答一下

刚学Verilog，要做输出pwm为占空比40%，但是为什么输出的pwm一直是低电平呢


大于3（不知道后面几个0）小于5之间计数器不加了


建议一个always块里面只给一个变量赋值


30000000到50000000是高电平


你这代码可读性不强


大于等于3000000改成等于3000000试试


看看仿真的图片呢


先检查你的复位信号，然后检查你的计数器有没有在正常自加


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